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vcs仿真chip2chip IP 核

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Newbie
发帖数: 1
注册日期: ‎06-11-2018

vcs仿真chip2chip IP 核

请教一个 VCS 仿真 Chip2Chip IP 核问题:

 

根据说明文档,2014年前版本的 Vivado 会包含一个 XilinxCoreLib 的库,包含有所有的IP仿真行为,但在之后的版本中,该库被移除。请问应该怎么得到新的 Chip2Chip Verilog 仿真行为文件?

Moderator
发帖数: 88
注册日期: ‎05-27-2018

回复: vcs仿真chip2chip IP 核

您好,

       首先需要说明的是 XilinxCoreLib 库用于从 CORE Generator工具生成的 ISE IP的行为仿真,如果您的设计是从Vivado IP目录(IP.xci)生成的IP axi_ship2ship_0,则不需要XilinxCoreLib库进行仿真。

       在vivado中可以使用 compile_simlib 指令 或者在Tools -> Compile Simulation Libraries 界面预编译第三方仿真器的Vivado IP内核仿真模型。如果您有完整的工程且在Linux环境下,还可以在file->export simulation->Target simulater目录下选择VCS simulater 生成仿真文件。

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