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verilog代码相同条件下debug中同一观测信号结果不一致问题

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行为仿真结果已确认正确,在使用vivado内部debug进行观测的过程中发现,在verilog代码完全不变的条件下,只改变debug要观测的信号,并进行重新综合,实现与生成比特流之后,与未改动前相比,同一观测信号的值完全不同,是否有人在开发中遇到过类似问题?问题点可能出在哪些方面?

注:工程内所有模块只定义了一个clk,并使用该clk触发

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Xilinx Employee
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 你可以试一试降频后,失败的现象是否会消失

如果是的话,那么可以判断,可能是某个路径的建立时间处于临界导致的

如果是某路径的保持时间处于临界不满足的话,降频是解决不了的,频率降低保持时间的slack不变

-vivian

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Xilinx Employee
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首先你可以改为使用set up debug的方法,在综合完成之后再插入ILA。这样无需重新综合,出问题也就排除了综合的影响。

如果排除综合的影响的话,你这个现象可能是时序不满足引起的。

如果你加了全面的时序约束,并且加ila后时序是满足的,那么可能系统噪声抖动等使得某些处于临界的路径时序不满足。可以查一下有没有slack很小,只有几ns几十ns数量级这种。

-vivian

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感谢回答,请问降低主时钟频率能否解决这一问题

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Xilinx Employee
Xilinx Employee
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注册日期: ‎05-15-2008

 你可以试一试降频后,失败的现象是否会消失

如果是的话,那么可以判断,可能是某个路径的建立时间处于临界导致的

如果是某路径的保持时间处于临界不满足的话,降频是解决不了的,频率降低保持时间的slack不变

-vivian

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