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huanghaibin
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注册日期: ‎11-06-2019

vivado优化问题

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你好!我的工程中在place后出现线得连接是断开的。如图中得这个pin,是输入,但是到了这一层之后就不在驱动任何逻辑了,这个pin的驱动可以肯定是有信号的,因为别的IP使用该信号是正常的工作的,这就造成在这个IP内跟这个信号连接的逻辑全没了。在综合后的原理图打开看逻辑都是存在的。vivado的版本是2020.2,器件是vu440,仿真也是ok的,请帮我分析下那哪里会出问题,谢谢!

微信截图_20210407190514.png
1 解答

已接受的解答
graces
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注册日期: ‎07-17-2008

一般来说,在opt_design阶段会对常数传递及无负载等情况的逻辑做移除优化。opt_design有一个option,-debug_log,可以加上后查看较为详细的优化信息,看看有没有跟此模块内由这个输入pin驱动逻辑相关的。

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6 回复数
hongh
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307 次查看
注册日期: ‎11-05-2010

在opt之后这部分逻辑是否已经被优化了?

可以试试在opt之前对这个pin 所在的模块以及被驱动逻辑所在的模块加dont_touch true 的属性

Ex: set_property dont_touch true [get_cells XX]

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graces
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Moderator
252 次查看
注册日期: ‎07-17-2008

一般来说,在opt_design阶段会对常数传递及无负载等情况的逻辑做移除优化。opt_design有一个option,-debug_log,可以加上后查看较为详细的优化信息,看看有没有跟此模块内由这个输入pin驱动逻辑相关的。

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viviany
Xilinx Employee
Xilinx Employee
233 次查看
注册日期: ‎05-15-2008

Implementation能跑完吗?有迹象表明这个信号在这个IP里没有连接导致设计功能错误吗?

如果一切正常,不必在意,应该是正常优化

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huanghaibin
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注册日期: ‎11-06-2019

是的,我这个信号是必须用的,就是因为没有得到结果才这样追溯信号的。我使用的是edf的方式输入,但是这个图是在place之后,不确定是不是正常现象。如果没被优化,原理图的连线应该是存在的吧?

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viviany
Xilinx Employee
Xilinx Employee
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注册日期: ‎05-15-2008

我楼上两位的建议你可以试试。如果怀疑是错误优化就按他们的方法查一下比对一下

另外可以考虑跑一下后仿真

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huanghaibin
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注册日期: ‎11-06-2019

非常感谢各位,不是优化问题,是我这边驱动操作不当造成的。至于截图的信号为啥追踪不到,就不清楚了。

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