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Visitor hw75320
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vivado原理图设计中的网络标号问题

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请问各位高手,我用vivado进行原理图设计,其中一个模块的输出为16bit(STD_LOGIC_VECTOR),我现在想将其bit0作为另外一个模块的单bit(STD_LOGIC)输入,在原理图设计中如何能够实现?不考虑语言的方式连接。谢谢!

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Moderator
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回复: vivado原理图设计中的网络标号问题

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Hi, @hw75320 ,

可以在UG994中搜索"Slice IP Dialog Box".

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Don't forget to reply, kudo, and accept as solution.
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Moderator
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Hi, @hw75320 ,

可以在UG994中搜索"Slice IP Dialog Box".

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Don't forget to reply, kudo, and accept as solution.
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Visitor hw75320
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好的,非常感谢!我试试,有问题还请多指教。

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Hi, @hw75320 ,

之前推荐的方法可以解决您的问题吗?

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Visitor hw75320
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我试了一下,可以实现,但是有转换时延。我还是改用语言连接了,非常感谢!

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