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vivado的MIG DDR3核在生成历程中遇到问题,已将错误截图,希望能帮助解答

 
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回复: vivado的MIG DDR3核在生成历程中遇到问题,已将错误截图,希望能帮助解答

1. 如果有2018.2,先到2018.2上尝试一下.
2. 在出错的example project上试着单步运行ddr3_0_ex.tcl中的命令.
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1.我重新装了一下vivado2018.1的程序,重新试了一遍,问题跟上述问题一致

2.我在打开的example design里的tcl控制台单独运行了lin117行的命令,报错跟原来用vivado2017.4运行状态一致。

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117 行前的每条命令都能正确执行,没有错误信息?
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你好,我在打开的example project的控制台,把tcl文件内的命令复制到tcl控制台,运行,出现了这个错误。

 

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这是工作目录没改的原因导致的. 默认work dir 是C:/user/...
需要cd 到目标路径.
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那怎么cd到目标路径,我应该在tcl里改吗?
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TCL CONSOLE
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你好,tcl console是什么,我现在截图的那个一个生成example project的tcl,我看它返回的错误是,set_property的将.sv文件转为system verilog文件报的错,错误说明是set_property expect at one object. resolution:if get_value was used to populate the object, check to make sure this command returns at least one valid object.
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根据不同的启动方式,Vivado的工作目录是不同的.

1. 你如果在Window操作系统中直接点击Vivado图标,那么当前工作目录是: C:/Users/use_name/AppData/Roaming/Xilinx/Vivado

2. 从dos命令行启动Vivado,工作目录就直接是dos的工作目录.

在Vivado中修改当前工作目录的方法是,在TCL CONSOLE的窗口输入 cd XX

 

WARNING: [Vivado 12-818] No files matched 'XX/ddr3_0_ex/imports/example_tb.sv'

ERROR: [Common 17-55] 'set_property' expects at least one object. 这个错误来源于set_property FILE_TYPE SystemVerilog [get_files [list [file join $importDir example_tb.sv]]]

本质是在新的位置找不到文件:file join $importDir example_tb.sv

看起来从原来的工程copy文件的命令 add_files 没能成功把tb/example_tb.sv Copy 到新目录的imports下.

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你好,谢谢你的回答,我按照你的方法首先在TCL console把路径修改到工作文件路径下 cd F: /ad/vivado/712,然后将生成example design的tcl命令复制到TCL console下运行,报错跟原来问题一致

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之前已经提及,最新错误的原因是add_file时没有找到相应的文件.

在生成的example_design 的过程中, 你有看见原来目录下project_ddr3\project_ddr3.srcs\sources_1\ip\ddr3_0 有生成临时traffic_gen 目录吗? 这在最后会被删除,导致你单独执行脚本时找不到源文件,报错. 这时点击cancel停止open example design, 这个文件夹以及tb目录下的文件就会保留下来.
然后你到目标路径下执行tcl:
C:\Xilinx\Vivado\2018.1\settings64.bat
cd ./XX
vivado -mode tcl -source ddr3_0_ex_test.tcl

如果还报错的话,就单步执行这个tcl中的命令,看看是哪一步出问题了, 还是什么文件找不到.
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