UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

取消
显示结果 
搜索替代 
您的意思是: 
Visitor cueekoo
Visitor
259 次查看
注册日期: ‎12-28-2018

vivado综合后不同实例LUT as logic的使用量相差很大

工程综合后,看utilization,LUT的使用量超过了100%。其中有一个模块有两个实例。一个实例使用了8000多个LUT,另一个只使用了1000多个。相同的模块实现,为什么会有这么大的LUT用量差距?Vivado究竟如何使用LUT,如何才能减少用量?

 

Vivado版本是2018.3。相同的工程在ISE的XPS可以正常编译,在Viviado中就由于资源不够implement失败了

0 项奖励
2 条回复2
Moderator
Moderator
253 次查看
注册日期: ‎11-05-2010

回复: vivado综合后不同实例LUT as logic的使用量相差很大

Hi, @cueekoo ,

你可以打开synthesized design, 查看report_utilization 的层次报告,对比不同子模块的资源使用,得到线索.

可能影响LUT 的使用的因素:

  1. 模块的部分逻辑没有使用到,由此被优化掉

  2. LUT 的资源被其他逻辑替代 (Ex: DRAM 和BRAM 的相互替代,DRAM实现使用更多的LUT资源; DSP 和LUT/FF 的相互替代).

 

-------------------------------------------------------------------------
Don't forget to reply, kudo, and accept as solution.
-------------------------------------------------------------------------
Xilinx Employee
Xilinx Employee
234 次查看
注册日期: ‎05-15-2008

回复: vivado综合后不同实例LUT as logic的使用量相差很大

相同的模块,综合后资源利用率不同,原因可能是跨层次优化的结果。

vivado的flatten_hierarchy选项默认为rebuilt,综合过程中会先打破层次边界并执行跨层次优化,最后再恢复层次边界。在跨层次优化的过程中,可能会发生逻辑在模块间的移动,尤其是相同的模块可能会发生资源共享,因此你会看到有些模块用的比期望的多,有些又比期望的少。

如果ISE跟Vivado对同一个设计同一款芯片资源利用率结果不同,可以两者对比下利用率,看哪里差别大。如果有上述这种情况,可以把这两个相同的模块作为一个整体去对比,或者把flatten_hierarchy设置为none来运行synthesis

-vivian

-------------------------------------------------------------------------------------------------
Don’t forget to reply, kudo, and accept as solution.
-------------------------------------------------------------------------------------------------
如果提供的信息能解决您的问题,请标记为“接受为解决方案”。
如果您认为帖子有帮助,请点击“奖励”。谢谢!
-------------------------------------------------------------------------------------------------