UPGRADE YOUR BROWSER

We have detected your current browser version is not the latest one. Xilinx.com uses the latest web technologies to bring you the best online experience possible. Please upgrade to a Xilinx.com supported browser:Chrome, Firefox, Internet Explorer 11, Safari. Thank you!

取消
显示结果 
搜索替代 
您的意思是: 
Visitor xialongfei
Visitor
598 次查看
注册日期: ‎07-13-2018

vivado 2017.4综合后子模块被优化掉

转到解答

在global综合模式下,子模块被综合掉,但是设置为OOC综合模式后,工程综合没有问题,并且,同样的代码,在quartus下综合没有问题,尝试过将综合选项-flatten_hierarchy 设置为none模式,没有效果,并且RTL ANALYSIS没有问题,得出的sch与OOC综合模式下的一致

0 项奖励
1 个已接受解答

已接受的解答
Moderator
Moderator
439 次查看
注册日期: ‎11-05-2010

回复: vivado 2017.4综合后子模块被优化掉

转到解答

Hi, @xialongfei ,

即使在综合中没有被优化掉,在opt_design 阶段,无用的register(逻辑资源还是会被优化.)

最大的可能性还是报出的reg 的输出并没有最终用在FPGA 的port口上.

-------------------------------------------------------------------------
Don't forget to reply, kudo, and accept as solution.
-------------------------------------------------------------------------
0 项奖励
7 条回复
Moderator
Moderator
560 次查看
注册日期: ‎05-23-2018

回复: vivado 2017.4综合后子模块被优化掉

转到解答

Hi, @xialongfei

可不可以贴出相关的sch截图和综合报告呢?

-------------------------------------------------------------------------------------------------
Don’t forget to reply, kudo, and accept as solution.
-------------------------------------------------------------------------------------------------
如果提供的信息能解决您的问题,请标记为“接受为解决方案”。
如果您认为帖子有帮助,请点击“奖励”。谢谢!
-------------------------------------------------------------------------------------------------
0 项奖励
Highlighted
Community Manager
Community Manager
507 次查看
注册日期: ‎08-31-2011

回复: vivado 2017.4综合后子模块被优化掉

转到解答

@xialongfei

是否能够看下综合的时候的报告,看看里面的warning,是不是能够找到相关的被综合掉的原因。

-------------------------------------------------------------------------------------------------
Don’t forget to reply, kudo, and accept as solution.
-------------------------------------------------------------------------------------------------
如果提供的信息能解决您的问题,请标记为“接受为解决方案”。
如果您认为帖子有帮助,请点击“奖励”。谢谢!
-------------------------------------------------------------------------------------------------
0 项奖励
Visitor xialongfei
Visitor
501 次查看
注册日期: ‎07-13-2018

回复: vivado 2017.4综合后子模块被优化掉

转到解答

图片.png

定义的相关计数器寄存器都被移除了

0 项奖励
Visitor xialongfei
Visitor
492 次查看
注册日期: ‎07-13-2018

回复: vivado 2017.4综合后子模块被优化掉

转到解答
功能仿真结果并没有显示异常
0 项奖励
Community Manager
Community Manager
445 次查看
注册日期: ‎08-31-2011

回复: vivado 2017.4综合后子模块被优化掉

转到解答

@xialongfei

看上去只是register被优化掉了。功能仿真没有问题的话应该没什么关系吧

-------------------------------------------------------------------------------------------------
Don’t forget to reply, kudo, and accept as solution.
-------------------------------------------------------------------------------------------------
如果提供的信息能解决您的问题,请标记为“接受为解决方案”。
如果您认为帖子有帮助,请点击“奖励”。谢谢!
-------------------------------------------------------------------------------------------------
0 项奖励
Moderator
Moderator
440 次查看
注册日期: ‎11-05-2010

回复: vivado 2017.4综合后子模块被优化掉

转到解答

Hi, @xialongfei ,

即使在综合中没有被优化掉,在opt_design 阶段,无用的register(逻辑资源还是会被优化.)

最大的可能性还是报出的reg 的输出并没有最终用在FPGA 的port口上.

-------------------------------------------------------------------------
Don't forget to reply, kudo, and accept as solution.
-------------------------------------------------------------------------
0 项奖励
Visitor xialongfei
Visitor
418 次查看
注册日期: ‎07-13-2018

回复: vivado 2017.4综合后子模块被优化掉

转到解答
明白了,好像只要没有实际输出端口的port,在综合布线阶段与其相关的逻辑都会被优化掉
0 项奖励