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解决方法论问题以简化时序收敛

yolanda
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BY John Blaine

注意:本论坛博客所有内容皆来源于Xilinx工程师,如需转载,请写明出处作者及赛灵思论坛链接并发邮件至cncrc@xilinx.com,未经Xilinx及著作权人许可,禁止用作商业用途


 解决方法论问题可提升实现的一致性 

改进设计时,如果 QoR 不升反降,那么您势必将面临如下选择。

是继续修复?还是重新寻找新的解决方案?您可能忽视了某些问题,或者可能工具在运行给定轮次时性能有所下降。能否快速准确解答这一问题恰恰是判断 FPGA 工程师是否足够出色的标准之一。

这里有一个好办法 - 解决方法问题即可简化这一任务。在最近赛灵思内部调研中发现,29 种客户设计的方法问题得到了解决。这些设计被归到一起并与其原始版本进行比较。随后对这两类设计稍作调整:

  • 将关键时钟的周期收紧 1ps 和 2ps
  • 小幅更改网表
  • 更改工具运行时使用的设置

结果毫无疑义地证明,采用经过清理的方法完成设计所产生的实现结果比未采用此类方法的设计的实现结果的一致性更高。

实验

QoR 离散值减少

网表更改

-48%

约束更改

-10%

 

 

Report Methodology 的检查对象

report_methodology 将基于约 150 条规则进行检查,这些规则与约束使用错误、欠优化时钟设置、原语中缺少流水线寄存器问题等有关。

它是 (UG949) 中详述的“UltraFast 设计方法”的补充工具。可用于自动执行诸多检查。

https://china.xilinx.com/support/documentation/sw_manuals/xilinx2019_2/c_ug949-vivado-design-methodology.pdf

 

Report Methodology 所在位置

您可在流程中任意阶段运行 report_methodology。

通常只需在流程初期执行 opt_design 后运行此工具,布局或布线后将看到相同的结果。

您可通过以下方法找到 Report Methodology:

1.从 Vivado IDE 中的“Reports”->“Report Methodology”下拉菜单中

1.png

 

 

 

 

 

 

 

 

 

 

 

 

2.使用 Tcl 命令:report_methodology。

3.您还可在 Report QOR Assessment 中查看 Report Methodology 的精简版本。RQA 报告将详列影响 QoR 和工具变化的不合规的方法检查。要获取完整报告,请运行 report_methodology 命令。

 

解决方法问题意义非凡

总而言之,解决方法问题时,毋庸置疑,所付出的时间同样有助于得到更为一致的实现结果,从而使您能够作出更准确的决策。这也将使您能够减少运行轮数,并比对结果,同时仍可确信 QoR 修复有效且工具正予以响应。