Xilinx 产品设计与功能调试技巧

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Xilinx 产品设计与功能调试技巧

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Stephen MacMahon

在本篇博文中,我们将探讨如何在 Vitis™ 中使用 UIO 驱动框架创建简单的 Linux 用户应用。

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BY Xu Dong

RoE (Radio Over Ethernet) IP 可提供 2 个仿真流程示例:Block Automation 流程和 Open IP Example 流程。本文旨在为这 2 个流程提供一篇教程,以便向用户展示如何使用测试激励文件演示文件来控制 IP 配置。

 

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BY Stephen MacMahon

在本系列博客的前几篇博文中,我们讲解了如何创建硬件和软件工程。下一步,我们将讲解如何在 Vitis™ 中封装此工程。
随后,我们将在 Vitis 中通过创建简单应用并对其进行加速,以便对该工程进行测试。

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BY Stephen MacMahon

 

这是《创建 Vitis 加速平台》系列的第 3 篇博文。在前文中,我们讲解了如何创建硬件和软件工程。在本文中,我们将讲解如何在 Vitis™ 中将所有这些工程封装在一起。

 

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BY Hong Han

有时我们需要在设计网表的基础上微调一下逻辑,这样可以无需修改代码,也无需重新做综合,在设计调试中可以节省时间同时维持其他逻辑无任何改动.

这里带大家一起体验一下Vivado 的ECO流程,以vivado自带的Example Design为例, 直接用TCL命令修改网表,在正常的寄存器路径之间加一级LUT.

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BY Stephen MacMahon

这是《创建 Vitis 加速平台》系列的第 2 篇博文。

在前文中,我们讲解了如何创建硬件以及如何通过 XSA 将元数据 (metadata) 传递给 Vitis™。

在本文中,我们将讲解如何使用此 XSA 以及如何创建在目标平台上实现设计加速所需的软件镜像。

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BY Sam Hendrix

赛灵思为 FPGA 和 MPSoC 器件中所有受支持的 I/O 标准提供了 I/O 缓存信息规范 (I/O Buffer Information Specification, IBIS) 模型。

本篇博文旨在提供有关如何为可编程逻辑 (PL) 和处理器系统 (PS) 多用途 I/O (MIO) 进行 IBIS 模型名称解码的指导信息。  本文主要分 3 个部分。  

  1. PL I/O 标准
  2. PS MIO 标准
  3. PS DDR I/O 标准
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BY Stephen MacMahon

本篇博文系《创建 Vitis™ 加速平台的简单指南》的第 1 部分。在本文中,我们将讲解如何在 Vivado® Design Suite 中完成平台准备工作,以便将其用作为 Vitis 中的加速平台。

您既可以采用已确认的成熟设计作为平台,这样只需稍作改进便可灵活运用于加速软件功能,或者也可以采用仅含加速所需拓扑结构的简单基础平台。重点在于,此平台设计不是一次性的。平台也是可以更改的,这样即可随您的设计需求而变。

 

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BY Aoife Marsh

您是否想创建自己带有 AXI4-Lite 接口的 IP 却感觉无从着手?本文将为您讲解有关如何在 Vitis HLS 中使用 C 语言代码创建 AXI4-Lite 接口的基础知识。 

 

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BY Ivy Guo

一、什么是SEU现象

由于高能粒子的撞击,器件的存储单元内容有可能受到干扰,甚至出现翻转。这种单个存储单元的翻转现象(原有内容为0的变成1;或者原有为1的变成了0)就称为SEU (Single Event Upset)。

正常情况下,SEU现象不会导致器件的永久性损坏,并且通过重新配置器件即可纠正。但是如果错误位置位于设计的核心区域,或者错误随逻辑构建的功能模块逐级传递出去,均会导致设计异常。

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BY Olivier Tremois / Florent Werbrouck

VersalTM 自适应计算加速平台 (ACAP) 是基于 TSMC 7 nm FinFET 工艺技术构建的最新一代赛灵思器件。它利用高带宽片上网络 (NoC) 将代表处理器系统 (PS) 的标量引擎、代表可编程逻辑 (PL) 的自适应引擎与智能引擎有机结合在一起。
本文将着重介绍智能引擎中所包含的 AI 引擎。

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BY Giovanni Guasti

在数据处理中,对原始数据进行重塑或重新排序并创建多个副本是很常见的行为。无论执行任何新步骤,都会创建新副本。随着程序的增大,占用的内存也会增大,我几乎从未考虑过这个问题,直到遇到了“内存不足”错误。

张量 (tensor) 的神奇之处在于多个张量可引用同一存储空间,从而显著提升内存使用效率。

在下一篇的文章中,我将聊一聊张量所具有的更神奇的属性,即跟踪上级操作,但在本文中,我将主要介绍内存优化方面的内容。

 

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BY Gary Pan

此调试过程亦适用于10G,25G,40G,50G,100G以太网IP核,每个IP可能会有些细节上的不同,但整个自协商和Link Training过程是类似的,可以作为参考

如果是40G/50G,100G以太网,选的是多通道的IP,务必保证两端的通道0是正确对接上的,因为在做自协商的时候,以太网只使用通道0,其它通道需在自协商完成后再加入工作

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BY Leo Karnan

 

本篇博文主要讲解了动态更改 UltraScale/UltraScale+ GTH/GTY 收发器线速率设置的方法。

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BY Snehal Ullagaddi

通过之前的博文,我们已经学会了如何使用 Report QoR Assessment (RQA) 和 Report QoR Suggestions (RQS) 来改进总体设计分析以及设计的时序收敛体验。

本篇博文将通过一个具体设计示例来演示如何在实现流程中将 RQA 与 RQS 结合使用。  

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BY John Blaine

Report QoR Assessment (RQA) 用于详述您的设计 QoR 目标实现的可能性。

如果此命令返回的结果与您的期望不符,那么本篇博文包含了有关您可采取的后续行动的附加信息。本篇博文不仅适合首次使用这些命令的新用户,对于有经验的用户应该同样很实用。

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BY Andre Nunes Guerrero

在某些情况下,比如远程工作时,可能需要访问本地不可得的器件。

本篇简介教程演示了如何共享并访问位于远程实验室内的开发板或归同事所有的开发板。

 

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BY Keith Lumsden

现代 RF 信号链对于跨多通道的数据转换器性能具有极高的要求。换言之,对于赛灵思 RF Data Converter 而言,关键要求之一是在多个 ADC/DAC Tile、RFSoC 器件甚至开发板之间都必须保持同步。 

了解赛灵思如何探索多块同步 (Multi-Tile Synchronization) 问题解决之道,以支持实现波束成形、大规模 MIMO (Massive MIMO) 和相位阵列雷达。

 

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BY  Deepesh Man Shakya

 

赛灵思 PCI Express IP 随附以下集成调试功能。

  • JTAG 调试器
  • 启用 In-System IBERT
  • 第三代模式解扰器

JTAG 调试器 (JTAG Debugger)”可提供以下信息来帮助调试 PCI Express 链接训练问题:

  • LTSSM 状态的图形化视图
  • 基于 GUI 的接收器检测状态(对应已配置的每个通道)
  • PHY RST 状态机的状态

In-system IBERT 可提供 PCIe 链接眼图。“JTAG Debugger”和“In-system IBERT”功能结合在一起即可提供即时信息,用于判断链接训练问题的可能原因。

“第三代模式解扰器 (Gen3 Mode Descrambler)”选项可提供 PIPE 数据的解码接口。它允许用户查看 PCIe 链接上的数据包。如需了解有关该功能以及数据包解码方法的详细信息,请参阅本篇博文

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BY Nan Zang

本篇博文将为您提供入门指南,帮助您开始在赛灵思 Versal ACAP VCK190 评估板上运行以太网应用。其中提供了使用 2019.2 版的 Vivado Vitis VCK190 评估板上构建和运行以太网应用的相应设计创建步骤。

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BY John Blaine

本篇博文旨在介绍如何通过解决方法问题来帮助您制定出更有效的时序收敛决策。

 

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BY Deepak D N

XAPP1247 是对应使用屏障镜像时的多重启动 (Multiboot) 和回退 (Fallback) 的示例应用。本篇快捷指南博文提供了一种屏障定时器流程测试方法以及使用此方法时可能出现的问题。

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EFuse 具备一次性可编程特性,即只要使用特定密钥将“熔丝 (FUSE)”熔断,就无法再使用任何其他密钥对其进行编程。

在本文中,我们将探讨有关 AES 密钥验证步骤的内容,当您在器件上以物理方式对 EFuse 密钥进行编程时应遵循这些验证步骤进行操作。

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BY Deepesh Man Shakya

本篇博文提供了有关 QDMA Linux 内核驱动程序的安装和运行的视频分步详解和关联文档链接。此外还提供了其它调试信息。

本文应与驱动随附的“read me”自述文件和文档搭配使用。QDMA Linux 内核驱动程序可从以下链接下载:

https://github.com/Xilinx/dma_ip_drivers/tree/master/QDMA/linux-kernel

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BY Bandi Venkateswarlu

Vivado 集成设计环境支持将通用验证方法学 (UVM) 应用于 Vivado 仿真器。
本文涵盖了在 Vivado 中创建 UVM 示例设计的步骤。

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BY 泷泽雅治 (Masaharu Takizawa)

本篇博文涵盖了配置设备树以将外设和第三方应用详细信息添加到 PetaLinux 工程中的基本流程。

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BY Praveen Venugopal 

I2C 属于串行通信协议,供双线接口用于连接 EEPROM、传感器、RTC、ADC/DAC 等低速器件以及嵌入式系统中的其它兼容 I/O 接口。 

在本文中,您将了解有关内部集成电路总线(I2C 或 IIC)的基础知识以及将此协议总线应用于短距离通信的方法。

 

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By Zhendong Wu

今天来和大家聊聊我们提供的各类支持的资源。大家在做设计中离不开各类的技术文档,遇到问题时也急需各类资源来支持。赛灵思拥有各种在线资源,包括技术文档答复记录维基论坛,本篇博文正出自论坛。

根据当前所使用的设计的类型以及设计当前所处的阶段,你可以在下文的介绍中来判断应查找哪些资源。

希望在读完本文以后了解每项资源的信息以及最适合的使用场景,能够帮助到大家。

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BY Florent Werbrouck

 

在本篇 AXI 基础系列讲座的新博文中,我们将讲解下如何创建可在赛灵思 Vivado IP Integrator 中使用的 AXI Sniffer IP

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BY Florent Werbrouck

在此 AXI 基础系列的第 4 篇博文中,我们将为大家展示一个赛灵思 AXI Verification IP (AXI VIP) 的 AXI 协议检查工具功能使用方式的示例。

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