Xilinx 产品设计与功能调试技巧

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Xilinx 产品设计与功能调试技巧

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BY Deepesh Man Shakya

本篇博文提供了有关 QDMA Linux 内核驱动程序的安装和运行的视频分步详解和关联文档链接。此外还提供了其它调试信息。

本文应与驱动随附的“read me”自述文件和文档搭配使用。QDMA Linux 内核驱动程序可从以下链接下载:

https://github.com/Xilinx/dma_ip_drivers/tree/master/QDMA/linux-kernel

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BY Bandi Venkateswarlu

Vivado 集成设计环境支持将通用验证方法学 (UVM) 应用于 Vivado 仿真器。
本文涵盖了在 Vivado 中创建 UVM 示例设计的步骤。

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BY 泷泽雅治 (Masaharu Takizawa)

本篇博文涵盖了配置设备树以将外设和第三方应用详细信息添加到 PetaLinux 工程中的基本流程。

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BY Praveen Venugopal 

I2C 属于串行通信协议,供双线接口用于连接 EEPROM、传感器、RTC、ADC/DAC 等低速器件以及嵌入式系统中的其它兼容 I/O 接口。 

在本文中,您将了解有关内部集成电路总线(I2C 或 IIC)的基础知识以及将此协议总线应用于短距离通信的方法。

 

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By Zhendong Wu

今天来和大家聊聊我们提供的各类支持的资源。大家在做设计中离不开各类的技术文档,遇到问题时也急需各类资源来支持。赛灵思拥有各种在线资源,包括技术文档答复记录维基论坛,本篇博文正出自论坛。

根据当前所使用的设计的类型以及设计当前所处的阶段,你可以在下文的介绍中来判断应查找哪些资源。

希望在读完本文以后了解每项资源的信息以及最适合的使用场景,能够帮助到大家。

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BY Florent Werbrouck

 

在本篇 AXI 基础系列讲座的新博文中,我们将讲解下如何创建可在赛灵思 Vivado IP Integrator 中使用的 AXI Sniffer IP

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BY Florent Werbrouck

在此 AXI 基础系列的第 4 篇博文中,我们将为大家展示一个赛灵思 AXI Verification IP (AXI VIP) 的 AXI 协议检查工具功能使用方式的示例。

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BY Florent Werbrouck

本篇 AXI 基础系列博文将展示如何使用赛灵思 AXI Verification IP 对 AXI4-Lite 主接口进行仿真。同时,我们还将详细介绍 AXI4-Lite 读写 (Read/Write) 传输过程。

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BY Florent Werbrouck

本篇 AXI 基础系列博文将介绍可用于对 AXI 接口进行仿真的赛灵思 AXI Verification IP。

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BY Florent Werbrouck

AXI 是赛灵思器件设计中广泛使用的处理器接口。这一全新的博客系列将介绍有关 AXI 接口的一些基础知识。

本篇作为此系列首篇博文,将提供有关 AXI 标准的综述

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BY Nutan Rajaram Ghatge

 

您是赛灵思软件开发套件 (SDK) 用户吗?

 

您是否正在计划将自己的工程移植到 Vitis 软件平台?

 

那么本篇工程移植分步指南将能祝您一臂之力。

 

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By 论坛明日之星成员 - 卢昊

曾就职于上海贝尔(阿尔卡特朗讯),任FPGA工程师。目前从事FPGA加速计算方面的工作。有多年使用FPGA开发和应用的经历,熟悉Xilinx FPGA的体系结构。

利用Vivado Tcl进行配置文件的自动化生成与管理

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BY Ajay Petley

 

本文重点聚焦:涉及多重驱动的场景、Vivado 综合工具如何处理此类场景以及如何报告此类场景。

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BY Florent Werbrouck

 

您想了解如何快速调试视频应用问题吗?在这篇视频系列博文中,赛灵思技术支持团队将与整个社区分享我们的调试秘籍。

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BY Florent Werbrouck

在这篇赛灵思视频系列的新博文中,我们将介绍 Video Frame Buffer IP 及其在 Vivado Vitis 2019.2 中的设计示例

 

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BY Anatoli Curran

这篇博客介绍了如何对许可相关问题进行调试。

它分为以下四个部分:

  • 浮动许可证相关问题
  • 单机版许可证相关问题
  • 硬件保护装置相关许可信息和已知问题
  • IP 核许可证相关问题
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BY John Blaine

许多 FPGA 设计都难以达成所期望的性能目标。原因不尽相同,以下列出的只是其中部分可能的原因:

  • 未遵循 UltraFast 设计方法
  • 时序约束不良
  • 过高资源利用率
  • 控制集过多
  • 未采用最优化时钟设置
  • 逻辑层次过多,难以达成目标性能
  • 布局规划不良
  • 布线拥塞
  • 因约束导致工具优化受限

通过阅读这篇博文,您将了解到“report_qor_suggestions”如何通过自动执行解决方案来解决限制 FPGA 性能的种种问题,从而提升您的工作效率。

 

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BY Hemang Divyakant Parikh

欢迎阅读 Vivado 时序收敛技巧系列博客。

在本系列中,我们将介绍可归类为脉冲宽度违例的多种类型的时序违例。

本文将主要介绍“最小偏差违例”相关内容

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BY Hemang Divyakant Parikh

欢迎阅读 Vivado 时序收敛技巧系列博客。

 

在本系列中,我们将介绍可归类为脉冲宽度违例的多种类型的时序违例。

 

本文将主要介绍“最大偏差违例”相关内容。

 

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BY Alan Schuler

SystemVerilog 中新增了一种数据类型,即联合。

联合支持以多种不同方式来引用数据中的某一部分。

本文将介绍联合的使用方式以及综合工具针对联合的处理方式

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BY Sam Kemp

视频示例设计作为一个强大的平台,适合用于展示各种有效的设计以及在硬件中对您的设计进行快速测试。

但是,示例设计仅在其发布平台上经过测试,默认情况下不可移植,且并不存在保证有效的设计自动移植方法。  

如果要为没有示例设计的平台进行设计,具体又该怎么做呢?

在这篇博客中,我将概括将 VCU118 开发板移植到 VCU128 的相关示例设计移植步骤。本文中概括的步骤并非唯一方法,而是我所知最有效的方法。

如果您有其他方法或技巧,欢迎在本文末尾添加评论。

必备硬件:VCU128 开发板和 TB-FMCH-HDMI4K FMC 卡。

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BY LETTER TONG

本篇将讨论MPSoCIPI的应用。首先澄清这里的IPI不是小伙伴们熟知的Vivado IPI Design FlowIPIIP Integrator),而是Inter-Processor Interrupt,是MPSoC中用来在异构多核系统中以中断的形式实现小批量信息交互的结构单元。

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BY Bruce Ying

FPGAfintech领域的应用历史悠久,Virtex时代就可见高频交易的应用。FPGA由于其内部逻辑及计算单元的丰富性和灵活性,可定制低延时、高吞吐率的设计,基本上可以碾压软件实现的性能。但万物相生相克,其缺点也很显而易见,最明显的就是它的使用门槛实在太高,开发人员必须软硬兼施,写RTL和做验证耗时耗力。性能是好,可时间不允许啊,金融行业可是分秒必争。

         不温不火的过了许久,终于有两样划时代的利器出世,他们将FPGA的开发难度从金字塔尖,拉到了塔底,从此,软硬件程序员开发FPGA应用可以信手拈来,再也不必受那分配管脚、手写RTL的苦。那么,这两件利器分别是什么呢?那就是Vivado HLSAlveo板卡。为什么它们这么神奇呢?请听我娓娓道来。

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BY Deepesh Man Shakya

PIPE 接口上的数据在 Gen3 的速度下被加密。当调试 PCIe 问题时,能在 PCIe 链接上查看各个包会很有帮助。

 

若要实现此目的,用户需拥有协议链接分析器。由于其成本较高,能接触到此等设备的用户不多。随协议链接分析器提供的包分析工具很广泛,可对链接流量进行深入分析。

 

赛灵思 UltraScale+ 器件的 PCIe® Express Gen3 IP 集成块有一个功能,可让您集成一个解扰器模块,以便解密在 PIPE 接口上被加密的数据。尽管它不能提供与协议链接分析器相同数量的分析数据,但它可以在识别潜在问题方面提供帮助,而且在大部分情况下可帮助追踪问题的根本原因。

 

本博客将详细介绍如何通过识别来自链路并进入 PCIe IP 的不同类型的 PCIe 包来分析解扰器模块的输出数据。

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BY Wilson Qiu

  • ZYNQMemory的操作 
  • ZYNQMIO/EMIO GPIO的使用 
  • ZYNQInterrupt使用
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BY Wilson Qiu

  • 使用UARTZYBO进行通信
  • 将用户逻辑设计封装成IP 
  • 使用Zynq processor仿真Customized IP 
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BY Wilson Qiu

前言

该系列记录了作者从小白开始学习Xilinx基于ZYNQ的嵌入式开发的详细过程,希望与读者分享。

以下内容分为

  • ZYNQ概述   
  • ZYBO开发板简介
  • Vivado中进行ZYNQ硬件部分设计
  • SDK中进行ZYNQ软件部分设计

 

本文为作者自己学习FPGA过程中心得体会,如果读者发现文中有任何错误,非常欢迎批评指正。

 

 

 

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BY IVY GUO

XilinxFPGA有多种配置接口,如SPIBPISeletMAPSerialJTAG等;如果从时钟发送者的角度分,还可以分为主动Master(即由FPGA自己发送配置时钟信号CCLK)和被动Slave(即由外部器件提供配置所需要的时钟信号);另外还可由板上稳定晶振提供时钟信号,经由FPGAEMCCLK接口,再从CCLK端口送出。

如此多的配置形式,一旦发生配置失败怎么办?大家都知道先要查看一下板子上FPGADONE管脚。但绝大多数情况下,DONE管脚此时会是低电平,只能证明配置确实失败了。但是失败的原因到底是什么呢?调试到底应该如何入手呢?

 

 

 

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BY Wendy Curran

 

注意:本博文介绍了利用 POST_CRC 试错的方法,但总体而言,赛灵思推荐在所有架构上使用 Soft Error Mitigation (SEM) IP

 

SEM IP 提供了一种可用于测试 SEU 检测与纠正能力的机制并提供了更强大的调试能力。

 

本博文中讨论的功能仅受 7 系列器件的支持

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BY Anusheel Chouhan

Vivado 2019.1 版本开始,Vivado 综合引擎就已经可以支持增量流程了。这使用户能够在设计变化较小时减少总的综合运行时间。

Vivado IDE Tcl 命令批处理模式都可以启用此流程。如需了解有关此流程的详情,请参阅《Vivado Design Suite 用户指南:综合》 (UG901)

 

在我们开始讨论增量综合之前,我们先来讨论一下一些重要的概念,以便能够更好地理解该流程。

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