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Xilinx 产品设计与功能调试技巧

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Xilinx 产品设计与功能调试技巧

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BY Bruce Ying

FPGAfintech领域的应用历史悠久,Virtex时代就可见高频交易的应用。FPGA由于其内部逻辑及计算单元的丰富性和灵活性,可定制低延时、高吞吐率的设计,基本上可以碾压软件实现的性能。但万物相生相克,其缺点也很显而易见,最明显的就是它的使用门槛实在太高,开发人员必须软硬兼施,写RTL和做验证耗时耗力。性能是好,可时间不允许啊,金融行业可是分秒必争。

         不温不火的过了许久,终于有两样划时代的利器出世,他们将FPGA的开发难度从金字塔尖,拉到了塔底,从此,软硬件程序员开发FPGA应用可以信手拈来,再也不必受那分配管脚、手写RTL的苦。那么,这两件利器分别是什么呢?那就是Vivado HLSAlveo板卡。为什么它们这么神奇呢?请听我娓娓道来。

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BY Deepesh Man Shakya

PIPE 接口上的数据在 Gen3 的速度下被加密。当调试 PCIe 问题时,能在 PCIe 链接上查看各个包会很有帮助。

 

若要实现此目的,用户需拥有协议链接分析器。由于其成本较高,能接触到此等设备的用户不多。随协议链接分析器提供的包分析工具很广泛,可对链接流量进行深入分析。

 

赛灵思 UltraScale+ 器件的 PCIe® Express Gen3 IP 集成块有一个功能,可让您集成一个解扰器模块,以便解密在 PIPE 接口上被加密的数据。尽管它不能提供与协议链接分析器相同数量的分析数据,但它可以在识别潜在问题方面提供帮助,而且在大部分情况下可帮助追踪问题的根本原因。

 

本博客将详细介绍如何通过识别来自链路并进入 PCIe IP 的不同类型的 PCIe 包来分析解扰器模块的输出数据。

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BY Wilson Qiu

  • ZYNQMemory的操作 
  • ZYNQMIO/EMIO GPIO的使用 
  • ZYNQInterrupt使用
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BY Wilson Qiu

  • 使用UARTZYBO进行通信
  • 将用户逻辑设计封装成IP 
  • 使用Zynq processor仿真Customized IP 
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BY Wilson Qiu

前言

该系列记录了作者从小白开始学习Xilinx基于ZYNQ的嵌入式开发的详细过程,希望与读者分享。

以下内容分为

  • ZYNQ概述   
  • ZYBO开发板简介
  • Vivado中进行ZYNQ硬件部分设计
  • SDK中进行ZYNQ软件部分设计

 

本文为作者自己学习FPGA过程中心得体会,如果读者发现文中有任何错误,非常欢迎批评指正。

 

 

 

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BY IVY GUO

XilinxFPGA有多种配置接口,如SPIBPISeletMAPSerialJTAG等;如果从时钟发送者的角度分,还可以分为主动Master(即由FPGA自己发送配置时钟信号CCLK)和被动Slave(即由外部器件提供配置所需要的时钟信号);另外还可由板上稳定晶振提供时钟信号,经由FPGAEMCCLK接口,再从CCLK端口送出。

如此多的配置形式,一旦发生配置失败怎么办?大家都知道先要查看一下板子上FPGADONE管脚。但绝大多数情况下,DONE管脚此时会是低电平,只能证明配置确实失败了。但是失败的原因到底是什么呢?调试到底应该如何入手呢?

 

 

 

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BY Wendy Curran

 

注意:本博文介绍了利用 POST_CRC 试错的方法,但总体而言,赛灵思推荐在所有架构上使用 Soft Error Mitigation (SEM) IP

 

SEM IP 提供了一种可用于测试 SEU 检测与纠正能力的机制并提供了更强大的调试能力。

 

本博文中讨论的功能仅受 7 系列器件的支持

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BY Anusheel Chouhan

Vivado 2019.1 版本开始,Vivado 综合引擎就已经可以支持增量流程了。这使用户能够在设计变化较小时减少总的综合运行时间。

Vivado IDE Tcl 命令批处理模式都可以启用此流程。如需了解有关此流程的详情,请参阅《Vivado Design Suite 用户指南:综合》 (UG901)

 

在我们开始讨论增量综合之前,我们先来讨论一下一些重要的概念,以便能够更好地理解该流程。

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BY Alan Schuler

 

UltraRAM 原语(也称为 URAM)可在 Xilinx UltraScale +™ 架构中使用,而且可用来高效地实现大容量深存储器。

由于大小和性能方面的要求,通常这类存储器不适合使用其他存储器资源来实现。

URAM 原语具有实现高速内存访问所需的可配置流水线属性和专用级联连接。  流水线阶段和级联连接是使用原语上的属性来配置的。 

本篇博文描述的是通过将 URAM 矩阵配置为使用流水线寄存器来实现最佳时序性能的方法。

注意:本文由 Pradip K KarSatyaprakash Pareek Chaithanya Dudha 共同撰写。

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BY Aoife Marsh

此博客面向想要开始使用 PetaLinux、了解其关键工具、概念和功能的任何人。在第一篇博客文章中,我们将介绍如何针对 ZCU102 开发板创建 PetaLinux 工程,以及如何修改镜像。 

我会完成本教程中所需的基本步骤,但博客的范围有限。您可以在赛灵思网站上单击这里找到有关 PetaLinux 的更多信息。 

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BY Deepesh Man Shakya

在使用 PCI Express IP 进行设计时,如果在第一次尝试与链接伙伴建立链接时就非常顺利,那是非常不错的。但是,有时链接不会那么顺利。

成功的 PCI Express 链接是来自两个不同供应商的产品相互兼容的结果。如果链接失败,问题有可能出在任何一方。

用户通常倾向于将责任归咎于 FPGA,但根据我们的经验,问题可能与链接伙伴(例如,主机、芯片组、电路板、交换芯片等)有关。

我们会在以后的博文中讨论这些情况。

在第一篇博客文章中,我想介绍一下在遇到连接问题时可以如何分析与链接训练相关的调试信号。

为此,您可以捕获 Vivado ILA 中的信号,然后将信号波形与通过仿真示例设计生成的波形进行比较。您需要手动将相应的信号拉入仿真波形。

下面的答复记录描述的是如何通过捕获面向 PCI Express 核的 UltraScale FPGA Gen3 集成块中的链接训练调试信号用 Vivado ILA 来进行调试。

所提供的文件没有详细介绍链接训练问题的背景,但遵循所提供的步骤应该能对可能的问题起因提供重要线索。

https://china.xilinx.com/support/answers/71355.html

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BY Keith Lumsden

 

在上一篇有关 RF 数据转换器的博文中,我们了解了什么是软件驱动以及可以如何用它来管理 RF 数据转换器 IP 的状态和控制。

我们介绍了可以如何通过编写一个简单的独立应用来帮助调试系统中的 RF-ADC RF-DAC 行为。

在那篇博客中,我提到赛灵思已通过一个叫作 RF Analyzer 的工具在任何电路板上的任何器件上启用了 RF 数据转换器的调试功能。我现在将用接下来的两篇博文来拆箱此实用程序、查看其主要功能,并了解我们可以如何用它来管理 RF-ADC RF-DAC 块。我还会讲讲如何用它来生成 RF-DAC 激励,以及如何查看和分析 RF-ADC 接收的数据

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BY Florent Werbrouck

 

Video Processing SubSystem (VPSS) IP 核简介

 

赛灵思视频 Video Processing Subsystem IP 核是为了便于使用而被封装到单个 IP 中的一组视频处理 IP。该核是基于 HLS IP。这就是说当您将 IP 添加到设计中后,此核用 C/C++ 编写,然后在后台由 Vivado 转换为 RTLVHDL/Verilog)。

VPSS IP 支持多种视频处理功能,例如:

 

  • 去交织
  • 视频缩放(向上和向下缩放)
  • 色彩空间转换
  • 帧速率转换

VPSS IP 随附 Vivado 2018.3 及更高版本免费提供。

有关 VPSS IP 的文档,请参阅《Video Processing Subsystem 产品指南》 (PG231)

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BY Florent Werbrouck

引言

 

该视频系列 26 展示的是可以如何使用 AXI Video Direct Memory Access (VDMA) IP 来实现视频剪裁、画中画或软模式生成器功能

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BY Giridhar Narahari

 

您好,欢迎您回到这个硬件仿真博客系列!

希望您有空浏览和消化上一篇文章中的内容,在那篇文章里我们讨论了信号完整性仿真的基础知识,以及运行仿真所需的模型。如果您还没能抽出时间浏览和消化,我强烈建议您在阅读这篇博客之前先到这里读一下上一篇文章。如果您对 IBIS 模型已经很熟悉,并且在考虑开始使用 Hyperlynx® 工具,那就尽快开始吧。 

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BY Alan Schuler

 

VHDL 的一个强大功能是用库来组织 RTL 的不同部分。  通过使用库,不同的设计人员可以做这个工程中自己负责的那部分工作,而不必担心会在命名方面与其他设计师发生冲突。在例化期间,这可以通过手动指定要使用的库或者通过配置语句来完成。

例如,已经在一个名为“my_lib1”的库中创建并编译了一个名为“bottom”的实体。 

编译到任何库中的顶层可以轻松地通过直接实体例化来引用底层:

u0: entity my_lib1.bottom port map (in1 => in1, out1 => out1);

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BY Anusheel Chouhan

要解决任何综合崩溃问题,通常应该从了解崩溃发生在综合的哪个阶段着手,以及工具方面是否有任何迹象指向特定的模块、赋值、声明或推断。

如果以下文章无法帮助您解决您查询的问题,请分享在运行文件夹中生成的 hs_pidxxxx.log 文件以及“project_name.runs/synth_1/”目录下的综合日志文件。

在某些情况下会出现日志不足的状况,并且需要与赛灵思共享 RTL 设计,才能对问题进行进一步调试。

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By Keith Lumsden 

 

射频数据转换器解决方案:

如果您对数据转换器解决方案很熟悉,那您就会知道它是以 IP 核的形式被封装到 Vivado Design Suite 中的。这让您可以通过赛灵思提供的软件驱动来管理射频模数转换器 (RF-ADC) 和射频数模转换器 (RF-DAC) 块的状态和控制。

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By Alan Schuler

重定时概述

重定时是一种顺序优化技术,旨在在不会影响电路的输入/输出行为的前提下在组合逻辑之间移动寄存器,以提高设计性能。图 1 所示电路的关键路径使用了一个 6 输入加法器。以红色突出显示的路径是对整个电路的性能起限制作用的路径。

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Alveo板卡正被越来越多中文客户所使用,为了方便更多的中文用户使用Alveo数据中心加速卡,Xilinx对中文文档的支持也做了很多努力。新推出的用户手册已在Xilinx官网提供阅览。

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BY Ricky Su

 

四、实战使用指南

以下几种典型使用模式中,生成密钥和生成加密镜像的流程都是一样的,不同的是需要使用不同的 BIF 配置文件。生成工具是 Vivado 或 SDK 中的命令行小工具 bootgen。烧录 eFUSE 使用 SDK 中自带的例子程序,只需要对头文件进行很少的修改,就能执行。如果使用 Blackkey,额外需要一个注册的操作,输入 red key,运行程序时 MPSoC 产生 Black Key。

让 FSBL 能打印出详细启动信息

在调试阶段,主要的安全启动状态信息是由 FSBL 打印出来的。默认 FSBL 并不打印详细调试信息,需要在 FSBL 编译的时候定义 FSBL_DEBUG_INFO,才会有详细信息打印。

生成密钥和镜像

这一节主要描述这几件事:Bootgen 工具、BIF 描述文件和密钥文件。

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BY Ricky Su

注1: 这是一篇很长的文章

注2:本文写于2019年春节,陆续分段写完后发于我的微信公众号 zynqnotes 和 网站 zynqnotes.com,现修改并发布于赛灵思中文论坛,如有需要将来也会保持更新。

在电影里,黑客远程控制一个城市中所有的汽车,让它们追逐指定的目标,这样的场景让人感觉不寒而栗。在现实中,某个大网站的用书数据泄露的新闻也已经屡见不鲜。保护系统安全,之前是网络安全工程师的职责,似乎大多数工程师不太关心这个领域。但其实在产品越来越网络化、智能化的现在,安全的意义已经越来越重要,毕竟我们不希望电影里黑客控制汽车的场景真的发生。除了汽车,任何联网的设备,都会给黑客远程访问的可能性;除了放在保险柜里,任何设备只要能被黑客物理接触到,篡改系统或者复制系统也不是没有。

在我之前接触的客户中,也只有少量公司在使用 Xilinx FPGA 和 SoC 芯片所提供的安全功能。其他的情况,可能是有物理环境能保证产品不被别人接触到;但更多可能是工程师觉得安全功能不是必须的,或者使用安全功能太复杂。

攥写本文,我希望能让大家看到

  1. 在产品中加入安全功能通常都是有需求的、有价值的,而且需求会越来越大
  2. 为产品添加安全功能,达到一定的安全级别,流程步骤和复杂程度是可控的
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by Florent Werbrouck

引言

在上一个视频系列中(编号 21)中,我们创建了一种设计,可将模式(使用的是 LogiCORE™ IP 视频测试模式生成器 (TPG) 的核)发送到 Zynq®-7000 SoC ZC702 评估套件的板载 HDMI 中。

但这个应用硬件设计中的分辨率固定为 800x600p(在应用中无法对其进行更改)。

在本视频系列中,我们来了解一下如何修改硬件设计和应用以支持多种视频分辨率。

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by Florent Werbrouck

 

在本系列视频中,我们将了解如何将三重缓存模式下设置的 AXI VDMA IP 集成到 Vivado 设计的视频流水中。

该设计将针对使用 PS DDR Zynq®-7000 SoC ZC702 评估套件来进行设计。然而,同样的步骤可以应用于其他基于 Zynq 的视频设计,例如 PYNQ™ 电路板上上一个视频系列中的示例。

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by  Florent Werbrouck

 

引言

 

在先前的视频系列文章(视频系列 19视频系列 20视频系列 21)中,我们已经了解了如何在 Zynq®-7000 SoC ZC702 评估板的 HDMI 接器上生成视频输出。ZC702 电路板将 ADV7511 HDMI 发送器用作视频接口,但并非所有解决方案都使用外部器件。

例如,在 PYNQ-Z2 电路板(连接到 Pynq-z2 产品页面),HDMI 连接器直接连接到 Zynq 串行 I/O (请注意,这也不同于 ZCU102/ZCU104或使用千兆收发器的 ZCU106 电路板上的解决方案)。同样的步骤可以应用于其他电路板(例如 Digilent Arty Z7Arty A7 Zybo Z7)。

在本视频系列的这篇文章中,我们将展示一下如何通过创建一个小型设计在 Pynq-Z2 电路板的 HDMI 输出上生成图案。

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by Giridhar Narahari

硬件仿真世界

 

您好,欢迎来到硬件仿真博客系列!在本系列中,我们将回顾和探讨影响当今高速印刷电路板 (PCB) 设计的各种信号完整性 (SI) 问题,以及如何通过仿真来避免这些问题。

如果您是贸然进入了高速设计领域的新手工程师之一,并且被“信号完整性仿真”这个术语所震撼,请不要烦恼。  在这次博客之旅中,我们先来回顾一下基础知识,然后再介绍一些更高深的话题。

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by Alan Schuler

什么是接口?

SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。  您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是,您只需在接口中对引脚定义一次,之后只需在模块上定义接口即可。  如果稍后接口中涉及的信号被更改,则仅需更改接口即可。

这样就可以将大量信息压缩到较少代码行,但第一次写接口可能会有点困难。在第一次看别人写的接口时,也可能会很难进行解读。  本文将介绍接口的基础知识以及如何在 Vivado 中正确使用接口。

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