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Visitor mzzhengz
Visitor
294 次查看
注册日期: ‎01-20-2019

SRIO传图丢失数据问题

用SRIO从FPGA往DSP里面传图,使用的1x,5G,swrite,在DSP中读取出来的数据发现FPGA传给DSP的每一个256字节的SRIO包的最后8个字节会丢失(FPGA的SRIO IP核输入数据是64位,就是说每个包最后一个时钟发送的数据丢失)。具体演示过程如下:

一 首先初始化DSP中即将通过SRIO接受数据的内存为 0xAF(仅仅是为了方便观察,初始化了一个特殊的数字)

初始化.JPG

二、启动SRIO,发送图像数据,如下图

1.JPG

请先忽略噪点,图像分辨率是512*512,8bit灰度图,可以看到在图像最中央和最右边有两条竖直的线,这两条竖直的线就是每一个256字节的SRIO的最后8个字节。在右边的内存区域也可以看出在最后8字节的内存上,没有数据改变。

再看一下FPGA内部的在线采样的图

2.JPG3.JPG4.JPG

FPGA逻辑是先发送一个包头,然后发送256字节数据,反复发送包头和数据直到发送完一帧图像,然后发送一个doorbell。

tvalid类似于数据有效信号,结合 tx_cnt(发送计数,每个时钟发送8字节数据)可以看出每个包确实发送了一个包头+256字节的数据(包头不算在 tx_cnt 里面,tx_cnt 只计数有效数据)。但是DSP内部相应的地址上确实每个包最后8字节出现了丢失(或者是没有收到?)

请问这是什么原因?

谢谢~

 

 

 

 

 

 

 

 

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3 条回复3
Visitor auhty
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269 次查看
注册日期: ‎01-20-2019

回复: SRIO传图丢失数据问题

您好,我目前也在研究dsp、FPGA通过srio传输图像的问题,也遇到一些问题,如果您不介意的话我们可以探讨一下,我的邮箱是2465697950@qq.com,冒昧打扰

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Visitor mzzhengz
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254 次查看
注册日期: ‎01-20-2019

回复: SRIO传图丢失数据问题

我的邮箱 776580996@qq.com , 欢迎联系~~~

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Xilinx Employee
Xilinx Employee
62 次查看
注册日期: ‎05-02-2013

回复: SRIO传图丢失数据问题

从你的图里面看,是不是有一拍tready拉低,无效的?

只有在tready和tvalid两个信号同时有效的时候,数据才有效。两个信号同时有效的,除了第一拍的header,后面数据好像只有31拍有效?

是不是,请确认下?如果tready有无效,这一拍的数据就没用,要再补一拍这个数。

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