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artix-7A200T的输入时钟(50M)管脚接到MRCC的N端了,怎么解决?

artix-7A200T的输入时钟(50M)管脚接到MRCC的N端了,现在硬件无法修改。 想将这个时钟送入DCM,倍频输出100M时钟,但是IES14.7总是报错, 加了时序约束 NET "clk50m" CLOCK_DEDICATED_ROUTE=FALSE后不报错了,但是跑出来的时序不对,DCM输出的100M时钟感觉还是不对, 请问各位怎么解决,多谢。
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回复: artix-7A200T的输入时钟(50M)管脚接到MRCC的N端了,怎么解决?

@li 你好,

我认为这样应该是不行的,请参考下面这个帖子,一个类似的问题:

https://forums.xilinx.com/t5/Other-FPGA-Architecture/Clock-is-on-a-non-clock-capable-pin-drive-onto-a-MRCC-pin-in/td-p/942347

 

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注册日期: ‎08-21-2007

回复: artix-7A200T的输入时钟(50M)管脚接到MRCC的N端了,怎么解决?

时序报错的路径和时钟路径上的延迟有关吗?又是哪个时钟域的路径报错呢?输出的100MHz时钟具体怎么不对了?

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注册日期: ‎03-11-2020

回复: artix-7A200T的输入时钟(50M)管脚接到MRCC的N端了,怎么解决?

这样对时序约束设置为false,ISE不报错了,然后将输入时钟经过BUFG后,引入DCM进行2倍频。输出的时钟,无法正常使用。 在FPGA中写一个常量,用这个时钟的时序逻辑去读,常量都读不到。。 请问下MRCC的N管脚,现在放置了单端的时钟,有什么办法可以解决呢?
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注册日期: ‎08-21-2007

回复: artix-7A200T的输入时钟(50M)管脚接到MRCC的N端了,怎么解决?

从你的描述看,时钟从N端进来进入DCM,只是没有走到时钟专用走线上。

现在DCM是否正常锁定了?50MHz是否稳定?有没有在50MHz输入钟稳定的情况下resetDCM?DCM输出时钟是否可以连到测试管脚上看一下。

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注册日期: ‎03-11-2020

回复: artix-7A200T的输入时钟(50M)管脚接到MRCC的N端了,怎么解决?

使用50M时钟输入,DCM2倍频后,100M时钟输出。

目前ISE没有报错,但是输出的100M时钟,用chipscope看还是不稳定,DCM锁定指示信号输出为1了

请问下有没有其他更好的方法,目前硬件上将50M时钟连接至 7系类FPGA的MRCC的N端了,无法更改硬件了

软件上,还有没有更好的方法呢?

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注册日期: ‎08-21-2007

回复: artix-7A200T的输入时钟(50M)管脚接到MRCC的N端了,怎么解决?

Chipscope采样时钟是和50MHz是否同源,频率多少?如果和50MHz不同源,确认会看到采到的波形不稳定的情况。所以,如果要确定100MHz时钟,还是建议到FPGA管脚输出去看。

软件内没有更好的其他办法。

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回复: artix-7A200T的输入时钟(50M)管脚接到MRCC的N端了,怎么解决?

Chipscope采样时钟是DCM输出的100MHz,是与50MHz同源,频率多少?

已经将100MHz时钟引到FPGA的测试管脚,用示波器测量 频率是100MHz。

目前做法是 N脚时钟进来后,加BUFG,再进入DCM,同时在UCF中用Faulse 约束时钟输入。

但是FPGA内部,用这个DCM输出后的100M时钟做逻辑,处理器localbus读常量都不对。

 

请问下软件上有没有更好的办法,使FPGA内部逻辑能够正常使用DCM输出的100M呢?

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