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vivado oddr ip实现问题

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我的设计中采用zynq 7z020,实现对DA的控制。其中DA的时钟由FPGA产生。按照网上的解决方案,需要将时钟通过ODDR再输出到相关引脚,才能保证时钟和数值信号的对应。但是我在Vivado 2017.2中通过IP单元检索并生成的oddr ip仅有clk_in和clk_out两个引脚,和语言模板中的oddr模块不一致,具体见下图:oddr.JPG

这是为什么呢?这样能够正常实现相关设计功能吗?请各位大神帮忙解答,不胜感激!

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你好 @zhangying_xilinx ,

 

这个IP在底层应该使用了oddr原语,只是重新封装了输入输出端口信号名

如果是为了将时钟引出到器件引脚,使用oddr原语也可以获得相同的效果,参考ug471 P127 ODDR-Clock Forwarding章节

 

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注册日期: ‎07-01-2019

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你好 @zhangying_xilinx ,

 

这个IP在底层应该使用了oddr原语,只是重新封装了输入输出端口信号名

如果是为了将时钟引出到器件引脚,使用oddr原语也可以获得相同的效果,参考ug471 P127 ODDR-Clock Forwarding章节

 

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Xilinx Employee
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@zhangying_xilinx 你好,

可以参考下面这段代码完成你的功能要求:

ODDR #(
.DDR_CLK_EDGE("OPPOSITE_EDGE"), // "OPPOSITE_EDGE" or "SAME_EDGE"
.INIT(1'b0), // Initial value of Q: 1'b0 or 1'b1
.SRTYPE("SYNC") // Set/Reset type: "SYNC" or "ASYNC"
) u_clk_fanout (
.Q ( o_clk ),
.C ( i_clk ),
.CE( 1'b1 ),
.D1( 1'b1 ),
.D2( 1'b0 ),
.R ( 1'b0 ),
.S ( 1'b0 )
);

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Community Manager
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回复: vivado oddr ip实现问题

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Hello ,

你看到的这个IP虽然引脚不一样,但是底层封装都是oddr(oserdese3),所以你可以用这个ip来forward。当然也可以像网上推荐的,直接例化源语,效果都是相同的。

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