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Adventurer
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注册日期: ‎12-22-2012

AXI Clock的问题

我有一个自定义的IP(AXI-LITE slave),AXI-LITE接口部分可以正常工作——我可以从PS驱动接到PL上的LED。我把S_AXI_ACLK接到外部的管脚,示波器显示这个管脚一直是低电平。在PL用AXI CLOCK会有问题吗?这个clock是不是一直有效的?

UG585的5.6.2 AXI Clocks and Resets第一句话让我很不解:Each interface has a single clock for all five channels that make up an interface. This clock is provided by the PL.这个clock不是应该由PS提供的吗?

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Xilinx Employee
Xilinx Employee
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注册日期: ‎03-27-2013

回复: AXI Clock的问题

Hi @fiedel ,

 

请问下你说的S_AXI_ACLK的是你的“自定义的IP(AXI-LITE slave)”的clock端口吗?

如果是的话,我理解下来这个端口应该是一个输入(input)的,一般是用来驱动自定义IP的AXI接口逻辑的。

另外你提到的“Each interface has a single clock for all five channels that make up an interface. This clock is provided by the PL”你可以理解为是在IPI设计中通过时钟连线接入的,但是时钟的源可以来自PS。

比如FCLK,是PS提供给PL的,但是可以通过IPI连线在PL中又供给HP/GP接口。

比如S_AXI_HP,它的接口时钟是在IPI设计中确定的,时钟的话你可以使用FCLK或者其他接入到PL(FPGA)的时钟。

Best Regards,
Jason
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Adventurer
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注册日期: ‎12-22-2012

回复: AXI Clock的问题

是的,就是这个AXI-LITE的时钟。我的理解是,这个时钟应该始终有效,但是外接到示波器上看不到波形。

我可以用FCLK,不过这样又要做异步时钟域的同步,麻烦一点。

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Xilinx Employee
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注册日期: ‎03-27-2013

回复: AXI Clock的问题

是的,如果你的IP在工作的话,这个时钟应该保持工作。

这个时钟我理解下来应该是一个输入时钟,如果有问题的话,需要查看时钟输入的源有什么问题。最好再排除下测量时是否有什么失误或者异常。

不做异步时钟处理的话需要和连接的AXI master接口使用同一个时钟。

Best Regards,
Jason
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