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zhengk98
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注册日期: ‎11-02-2020

vivado自动分配管脚和说明书管脚说明无法对应。

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你好。我使用zcu 104开发板。

进行block design时候,使用了DDR4 ip,为pl端的ddr sodimm;如下:

zhengk98_0-1626934618772.png

 

使用micrblaze进行访问。block design生成见tcl附件。

由于使用的ip,给ddr4自动绑定了管脚。但是我发现这个管脚分配和说明书内的并不一致。例如dq0说明书是AG14而vivado工程分配了AE24。

zhengk98_1-1626934789692.png

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请问出现这种情况是什么问题?是否需要自己手动分配约束呢?

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1 解答

已接受的解答
longley
Xilinx Employee
Xilinx Employee
164 次查看
注册日期: ‎04-15-2011

你理解错了,Table 3-4里面Pin Name是指SODIMM DDR4管脚的名字,不是连接到FPGA上的管脚位置。

Thanks,

Longley


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5 回复数
longley
Xilinx Employee
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185 次查看
注册日期: ‎04-15-2011

你看的是什么文档?最简单的方法是看ZCU104的原理图,从原理图看,工具自动分配是对的。

Thanks,

Longley


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zhengk98
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37 次查看
注册日期: ‎11-02-2020

Hi,Longley, 谢谢耐心回复。我看了原理图,你说的对。我之前对照的文档是UG1267 ZCU104 user guide。ZCU104 Evaluation Board User Guide (UG1267) (xilinx.com)

参考文档表格3-4,能不能帮我看一下,我的理解出了什么问题啊?谢谢!

 

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zhengk98
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175 次查看
注册日期: ‎11-02-2020

Hi,Longley.

我看了一下原理图,确实和原理图上的分配是一致的。我之前查考的是UG1267 zcu04 user guide(ZCU104 Evaluation Board User Guide (UG1267) (xilinx.com))里面table 3-4。能不能帮我看看这个表格是不是我理解错了。谢谢你!

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longley
Xilinx Employee
Xilinx Employee
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注册日期: ‎04-15-2011

你理解错了,Table 3-4里面Pin Name是指SODIMM DDR4管脚的名字,不是连接到FPGA上的管脚位置。

Thanks,

Longley


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zhengk98
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注册日期: ‎11-02-2020

好的好的,谢谢解答

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