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7系列中DSP48E1的Pre-Adder应用

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Visitor
发帖数: 5
注册日期: ‎02-21-2013
已接受解答

7系列中DSP48E1的Pre-Adder应用

你好:

    在7系列DSP48E1的用户指南ug479中,第51和52中说了Pre-Adder在对称FIR滤波器中的应用。图3-6看的不是很明白,比如为什么SRL16对输入延迟8拍后给了所有DSP48E1的Pre-Adder等?希望能详细的解释一下,谢谢啦!


已接受的解答
Visitor
发帖数: 4
注册日期: ‎09-19-2010

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以4抽头滤波器为例,假定滤波器系数为h(0),h(1),h(2),h(3)。对称情况下,h(0) = h(3), h(1) = h(2)。

观察滤波器的计算方式如下:
                                                                                           part 1                   part2
y(3) = x(3)h(0) + x(2)h(1) + x(1)h(0) + x(0)h(3) = [x(3) + x(0)]h(0) + [x(2) + x(1)]h(1)
y(4) = x(4)h(0) + x(3)h(1) + x(2)h(2) + x(1)h(3) = [x(4) + x(1)]h(0) + [x(3) + x(2)]h(1)
y(5) = x(5)h(0) + x(4)h(1) + x(3)h(2) + x(2)h(3) = [x(5) + x(2)]h(0) + [x(4) + x(3)]h(1)
y(6) = x(6)h(0) + x(5)h(1) + x(4)h(2) + x(3)h(3) = [x(6) + x(3)]h(0) + [x(5) + x(4)]h(1)

中括号内即为预加器执行的运算。上述运算有如下特征:
1. part1内的两个数据相对延时为3个时钟周期,part2内的两个数据相对延时为1个时钟周期;

2. 此设计中采用加法链结构,第一个DSP48E1输出的部分和要寄存一拍与第二个DSP48E1相加,为了补偿这一

个周期的延时,需要将y(3)的part2与y(4)的part1同时计算;同理y(4)的part2与y(5)的part1同时计算,y(3)的part2与y(4)的

 

part1都有一个因子x(1);同理y(4)的part2与y(5)的part1都有一个因子x(2),这就是为什么延时链的输出必须接到所有的DSP48E1

3. 结合特征1和特征2就可得出为什么SRL16需要设置为4级延时。

DSP48E1.jpg

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ChinaForumMod
发帖数: 4
注册日期: ‎08-08-2007

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对称时,x(n)和x(n-7)的系数相同,为第一个系数,这两个数送入预加器,由于我们建议DSP48采用加法级联而不是加法树结构,所以第一个输入数据必须延迟2拍,也就是说第一个系数对应数据变为x(n-2)和x(n-9)预加,其它的依次类推,就变成需要延迟8拍了。
Visitor
发帖数: 5
注册日期: ‎02-21-2013

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谢谢您的回复!我还不明白的是为什么输入延迟8拍后是给了所有的DSP48E1?请再类推几次可以吗?能给出图3-6与公式的对应关系吗?

Visitor
发帖数: 4
注册日期: ‎09-19-2010

回复: 7系列中DSP48E1的Pre-Adder应用

以4抽头滤波器为例,假定滤波器系数为h(0),h(1),h(2),h(3)。对称情况下,h(0) = h(3), h(1) = h(2)。

观察滤波器的计算方式如下:
                                                                                           part 1                   part2
y(3) = x(3)h(0) + x(2)h(1) + x(1)h(0) + x(0)h(3) = [x(3) + x(0)]h(0) + [x(2) + x(1)]h(1)
y(4) = x(4)h(0) + x(3)h(1) + x(2)h(2) + x(1)h(3) = [x(4) + x(1)]h(0) + [x(3) + x(2)]h(1)
y(5) = x(5)h(0) + x(4)h(1) + x(3)h(2) + x(2)h(3) = [x(5) + x(2)]h(0) + [x(4) + x(3)]h(1)
y(6) = x(6)h(0) + x(5)h(1) + x(4)h(2) + x(3)h(3) = [x(6) + x(3)]h(0) + [x(5) + x(4)]h(1)

中括号内即为预加器执行的运算。上述运算有如下特征:
1. part1内的两个数据相对延时为3个时钟周期,part2内的两个数据相对延时为1个时钟周期;

2. 此设计中采用加法链结构,第一个DSP48E1输出的部分和要寄存一拍与第二个DSP48E1相加,为了补偿这一

个周期的延时,需要将y(3)的part2与y(4)的part1同时计算;同理y(4)的part2与y(5)的part1同时计算,y(3)的part2与y(4)的

 

part1都有一个因子x(1);同理y(4)的part2与y(5)的part1都有一个因子x(2),这就是为什么延时链的输出必须接到所有的DSP48E1

3. 结合特征1和特征2就可得出为什么SRL16需要设置为4级延时。

DSP48E1.jpg

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Visitor
发帖数: 5
注册日期: ‎02-21-2013

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@.@  解释的太好了!内功十分强大!非常感谢!!!