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Contributor
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注册日期: ‎11-01-2017

7系列HR bank 3.3V供电,能否支持LVDS时钟输入?

xilinx专家:

            您好!

           fpga选用的是zynq7000系列的7z100,bank12为3.3V供电,时钟芯片输出的共模电压为1.1V,我想通过直流耦合方式给FPGA提供时钟,接到FPGA的MRCC管脚上,请问这么做有无问题?如果不接3.3V,接1.8V的时候又会是什么情况?VCCO接2.5V应该是完全兼容的吧?

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2 条回复2
Xilinx Employee
Xilinx Employee
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注册日期: ‎08-21-2007

回复: 7系列HR bank 3.3V供电,能否支持LVDS时钟输入?

对于HR bank来说支持的电平标准是LVDS_25。既然LVDS作为输入,Vcco可以不是2.5V。你提到的1.8V和3.3V都可以。但是DIFF_TERM属性是不能用了。

检查时钟芯片输出的差模电压是否符合数据手册要求(0.3~1.425V)。

另外检查P,N端Vin是否符合DS182表格Recommended Operating Conditions中Vin的要求(-0.2~2.625)。

Xilinx Employee
Xilinx Employee
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注册日期: ‎06-02-2017

回复: 7系列HR bank 3.3V供电,能否支持LVDS时钟输入?

@whxiao 你好,

关于LVDS兼容性的问题讨论很多,这个AR总结了大部分的问题,供参考:

https://www.xilinx.com/support/answers/43989.html

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