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Visitor jack.lv
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注册日期: ‎09-11-2018

GTX的drp we时序问题(gtwizard_0_ctle_agc_comp.v)

在gtwizard_0_ctle_agc_comp.v文件中,我发现里面DWE的逻辑可能存在问题

DWE是跟随curr_state这个状态机赋值的见图一,curr_state受到clk_int_en控制见图二,从图三可知,clk_int_en是drp clk的16分频,但是DWE未经过DCLK处理,导致DWE的长度由clk_int_en控制,但是DEN只持续1个drp clk,所以会导致DWE和DEN长度不一致。

微信图片_20190118112926.gif图一2.jpg图二3.jpg图三

 

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Xilinx Employee
Xilinx Employee
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注册日期: ‎08-26-2010

回复: GTX的drp we时序问题(gtwizard_0_ctle_agc_comp.v)

Hi @jack.lv,

 

Vivado的软件版本是多少呢?

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Don't forget to reply, kudo, and accept as solution.
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Visitor jack.lv
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137 次查看
注册日期: ‎09-11-2018

回复: GTX的drp we时序问题(gtwizard_0_ctle_agc_comp.v)

当前版本号:

16.1,

gtwizard 3.6(Rev.2)

 

高版本的vivado不支持我当前对gtx的配置

vivado17.3  gtwizard 3.6(Rev.7)

错误信息如下

4.jpg16.1 phy版本配置5.jpg17.3 phy相同配置 systh出错

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