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同一个MGT bank同时跑SRIO和SDI core

硬件设计使用XC7Z030-2SBG485I,MGT只有一个bank共4条lane,目前希望设计1组SRIO×2、1组SRIO×1和1组SDI,SRIO参考时钟设计为156.25MHz,SDI参考时钟设计为148.5MHz,同时接到两组参考时钟引脚上,请问可以实现吗?如果可以,在预编译的时候需要注意哪些问题?
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注册日期: ‎06-02-2017

回复: 同一个MGT bank同时跑SRIO和SDI core

@KyvinLEE 你好,

你的问题与这个帖子非常类似,答案也是一致的,请参考:

https://forums.xilinx.com/t5/%E4%BA%92%E8%BF%9E/%E8%AF%B7%E9%97%AEGTP-QUAD%E8%83%BD%E5%AE%9E%E7%8E%B04%E4%B8%AASRIO-1X-%E5%85%B6%E4%B8%AD%E4%B8%A4%E8%B7%AF%E6%98%AF1-25G-%E4%B8%A4%E8%B7%AF%E6%98%AF5G%E5%90%97/m-p/1085533#M1271

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