Vivado 设计套件是面向未来十年的All Programmable器件的设计工具，拥有更强大和便捷的操作、对新器件的支持更加完美。同时全新的设计方法更能成倍地加速您的设计与验证工作。
赛灵思目前正在编写Vivado “Quick Take”系列教程，不仅可以帮助用户从ISE过渡到Vivado的使用，同时也能帮助使用Vivado的用户提高设计技巧。以下便是Vivado “Quick Take”系列视频教程的汇总，希望能帮到各位工程师快速地上手Vivado。
（本帖持续更新，请保持关注）
重要视频
- UltraFast Vivado 设计方法
在本次培训中，您将学会：HDL 代码建议目标硬件、约束生成和验证最佳方法、使用物理约束的规划和分析工具，如时钟和引脚规划，以及最佳性能的布局规划。 如果您不熟悉 Vivado 或 FPGA 设计，建议您观看此视频。 Vivado 2014.1 的最新信息
了解 Vivado Design Suite 2014.1 的最新信息。 我们将回顾全新的小型安装文件、介绍 Xilinx Tcl Store 并以全新时序约束向导作为总结。
通过本视频，您将了解 Xilinx Tcl Store -Tcl 代码的开源存储库。Tcl Store 为用户提供途径分享不同任务的有用脚本。Xilinx Tcl Store 由用户开发并支持，存储在GitHub 中。Vivado 中构建了库浏览器，您可以浏览、安装、卸载和更新应用程序。应用程序是 Tcl 代码的模块或组，执行或支持扩展和补充本地 Vivado Tcl 命令的相关任务。
了解如何使用时序约束向导， “全面” 约束您的设计。向导遵循 UltraFast 设计方法，定义时钟、时钟交互、和输入和输出约束。 通过本视频，您将看到向导将部分约束的设计转化成通过时序的完全约束设计。
设计流程概览
推出 Vivado 2014.1 后，安装比以往更便捷。您可自定义安装，选择、下载和安装设计所需的组件。此外，全新 Xilinx 信息中心允许您在后台检查软件更新，并在有更新信息时接收自动通知。- Vivado 设计流程概述 - v2013.1
了解 Vivado Design Suite 的不同使用模型，以及交互式设计环境 (IDE) 和基于 Tcl 设计流程 （从综合、仿真到实现）的主要特性。
培训中介绍的方法可帮助您实现面向时序收敛的 “Sign-Off” XDC 约束。 此方法还将帮助您更快地实现时序收敛，与设计复杂度无关。- 管理 Vivado IP 版本更新 v2013.3
了解如何管理和更新 Vivado IP 版本，包含不同软件版本。了解如何理解 IP 更新版本的变更以及那些集成至您现有设计所需的变更。了解如何将 Core Generator 创建的 ISE IP 移植到 Vivado IP。
了解如何创建可添加自定义逻辑的 AXI 外设， 使用 Vivado 的“ Create and Package IP ” 功能创建一个自定义 IP 。- 了解 Vivado 连接功能 IP
了解 Vivado 2013.3 中基于收发器的 IP 核，帮助用户在更新至最新版 IP 核时例示多核、调试收发器、并保持顶层变化的完整性。初步采用 IP 核虽具破坏性，旨在缩短设计周期，为开发和调试提供无缝流程。 - 面向 7 系列的串联配置
串联配置这项技术旨在使用 Xilinx PCI Express IP 时提升 FPGA 配置时间 。在本视频中，您将了解为何开发串联配置，以及面向解决方案中各变量的特定目标和功能。您还将了解串联 IP 的独特之处，并浏览 IP 生成和基于参考设计的结果。 - Vivado 中的部分重配置
学习 7 系列器件的部分重配置如何帮助用户在其余设计仍然运作的情况下动态地更改设计部分。本视频提供了 Vivado 部分重配置解决方案的概述，从功能、优势、设计考虑到 Vivado 设计套件概览。 - Vivado 高层次综合
Vivado 高层次综合可将 C、C++ 和 System C 规范直接引入 Xilinx All Programmable 器件，无需手动创建 RTL，从而加速了设计实现。 - 使用 Vivado IP Integrator 进行设计 - v2013.1
了解如何使用 Vivado IP Integrator 快速将 Zynq 处理器连接至可编程架构。通过使用内置开发板可识别的设计规则检查和设计自动化，Vivado 可大幅提升用户生产力。 - IP Integrator 高级用户技巧 - v2013.4
了解 Vivado IP Integrator 高级用户技巧包括这些选项：自动缩放和选择、搜索对象图、创建层次结构、在图中添加注释、使用层和改变接口默认颜色。 - Vivado IP 约束简介 -
了解 IP 可实现的约束、哪些约束为 IP 在流程中创建及综合设计检查点 (DCP) ，以及 顶层设计中 DCP 创建与综合约束处理次序。 - 在Vivado 中配置和管理可重用 IP - v2013.3
了解 IP 在 Vivado Design Suite 中实现可配置、可验证和可管理的不同方法。 了解项目中远程管理 IP 或本地 IP 的使用模型为 IP 生成输出产品，包括第三方综合和仿真支持文件。 - 面向使用 Vivado IP Integrator 的 Zynq - v2014.1
了解如何使用 Vivado IP Integrator 快速配置 Zynq 处理器，并通过 AXI4 将其连接至运行于器件可编程架构内的视频加速器。通过使用内置开发板可识别的设计规则检查和设计自动化，Vivado 可大幅提升用户生产力。 - 使用非项目批处理流程
了解如何在 Vivado Design Suite 中使用非项目设计流程。具体而言，使用非项目批处理流程的优势包括：直接的编译流程，无需项目基础设施，所有处理都在内存中完成，节约设计检查点，利用强大的 Tcl API 随时生成报告，可在任何阶段利用 Vivado 集成设计环境对设计进行可视化分析并应用约束条件。 - 使用项目批处理流程
了解如何在 Vivado Design Suite 中使用基于项目的设计流程。具体而言，使用项目批处理流程的优势包括：提供可用于配置、启动并管理整个设计流程的集成设计环境 (IDE)，集成 IP 配置和实施，在任意阶段对设计进行可视化分析并应用约束条件，交叉回探 RTL 资源，全面的 Tcl 或 IDE 使用模式支持。 - 创建不同类型的项目
了解如何在 Vivado Design Suite 中创建不同类型的项目以满足不同类型的使用模式。使用模式包括：RTL 到硬件验证设计流程、综合网表到硬件验证设计流程、独立的 IP 设计、早期 I/O 规划以及导入第三方或 ISE 项目。 - 利用项目管理源
了解如何在 Vivado Design Suite 中管理项目设计源。重点特性具体包括：源文件层级浏览、源文件配置、为项目添加多种不同类型的源、用 IP 核目录进行项目配置并为项目添加 IP 核，以及设计状态报告。 - Vivado 版本控制概述 - v2013.1
了解在 Vivado 中使用修订控制系统的最佳方法。修订控制系统是用来紧密控制复杂工具编译的工具；让开发人员可以在迭代的同时保护已有和已验证的工作。
应用设计约束
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了解如何使用时序约束向导， “全面” 约束您的设计。向导遵循 UltraFast 设计方法，定义时钟、时钟交互、和输入和输出约束。 通过本视频，您将看到向导将部分约束的设计转化成通过时序的完全约束设计。 - 将 UCF 约束迁移至 XDC
了解如何将基本的 UCF 约束转变为 Vivado 可用的 XDC，包括基本的转换工具和 Xilinx 给出的约束验证建议。 - 设计约束概览
了解 XDC 约束，包括时序和物理约束。 - 使用约束集
了解 Vivado Design Suite 中的多种约束特性，满足不同使用模式的需求。使用模式包括：整个项目使用统一的约束文件、针对不同目标使用约束集中的多个约束文件、针对不同运行使用多个约束集、管理约束更新。 - 创建基础时钟约束
了解如何利用 XDC 为静态时序分析创建基础时钟约束。 - 创建生成时钟约束
了解 Vivado 中的两种生成时钟：由工具自动生成的时钟和用户自定义生成的时钟。 - 在 Vivado 中使用 Tcl 脚本作为约束文件
本视频包括如何在 Vivado 项目中使用 Tcl 脚本作为源文件，而非 XDC 约束文件。这些 Tcl 脚本支持更高级的功能，如循环、程序、和自定义代码，而项目中的正常 XDC 源文件管理并不支持这些功能。从 Vivado 2013.2 开始支持此特性 - 创建时钟组
了解什么是时钟组及其作用，然后了解如何分析时钟交互，这也是建立时钟组的主要原因。 - 设置输入延迟
了解如何定义输入延迟，如何约束输入端口，以及如何分析输入时序。 - 设置输出延迟
了解如何定义输出延迟，如何约束输出端口，以及如何分析输出时序。 - 设置虚假路径异常
了解为什么使用虚假路径，如何对其进行约束，以及如何对其进行分析。 - 设置多周期路径异常
了解为什么使用多周期路径，了解它们如何影响设置和保持分析，以及如何对它们进行约束和分析。
了解 Xilinx 对于限制多周期路径约束的建议。了解并在设计中应用多周期路径异常约束。
了解 Xilinx 对于约束时钟组异常的建议; 特别详述了有哪些约束，并提供范例。了解并在设计中应用时间组异常约束。- 高级时钟约束和分析
了解如何使用生成时钟、虚拟时钟和面向生成时钟的一些高级选项。 创建生成时钟的进程始于创建初始时钟。初始时钟传播至时钟输入，修改PLLs 及 MMCM 等模块。 - 高级时序异常 - 错误路径、 Min-Max 延迟和 Set_Case_Analysis
了解异常约束的不同类型，并详细查看错误路径、min/max 延迟和案例分析约束。我们还将检查异常优先级和技巧，以限制异常约束。
物理优化是在 Vivado 实现流程中完成更快时序收敛的重要元素。了解如何在 Vivado 运用此特性，以运行时间换取更佳设计性能。 如果你可以通过让工具运行更长时间来实现更佳性能，那会怎么样？那就是物理优化。在此培训中，您将全面了解如何使用物理优化来实现时序收敛。- 使用 XDC 约束编辑器
了解如何分析设计中的时钟域交叉，以及如何约束它们。 - Vivado XDC 宏指令创建
XDC 宏指令是一个新的物理约束对象，在实现过程中允许相对布局规则。了解如何使用全新 XDC 约束创建综合后宏指令。面向 RPM 用户的基本知识。
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系统级设计
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 Xilinx Tcl Store 简介通过本视频，您将了解 Xilinx Tcl Store -Tcl 代码的开源存储库。Tcl Store 为用户提供途径分享不同任务的有用脚本。Xilinx Tcl Store 由用户开发并支持，存储在GitHub 中。Vivado 中构建了库浏览器，您可以浏览、安装、卸载和更新应用程序。应用程序是 Tcl 代码的模块或组，执行或支持扩展和补充本地 Vivado Tcl 命令的相关任务。 发布时间: 2014 年 4 月 |
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使用 Vivado IP Integrator 创建 IP 子系统 - v2013.1 了解如何使用 Vivado IP Integrator 加速构建视频传感器处理流水线设计（使用 AXI4、 MicroBlaze 处理器和外部 DDR3 存储接口）。可使用 Vivado IP Integrator 快速构建和重用 IP 和 IP 子系统。 2013年4月更新 |
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Vivado 和 Xilinx 评估板结合使用 了解如何使用 Vivado Design suite 的板级意识特性来快速配置和实现面向 Xilinx 评估开发板的设计。查看 IP Integrator 如何将所有可能的 IP 接口在开发板内展示，以及如何轻松配置并连接至您的设计。查看所有的逻辑/物理参数和约束如何自动分配并传送至下行实现工具。 发布时间: 2014 年 4 月 |
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使用 Vivado MIG 创建存储接口设计 学习如何使用 Vivado 存储接口生成器 (MIG) 创建存储接口设计。本视频将介绍如何使用 MIG 创建一个范例设计，并演示用于存储接口和控制器的快捷验证方法。 发布日期: 2013 年 1 月 |
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使用 Xilinx 功耗估计器 面向 All Programmable SoC 和 FPGA 设计的功耗和冷却规范需要在产品设计周期之初决定，有时甚至需要早于 All Programmable SoC 和 FPGA 间的逻辑设计。早期对最差案例的功耗进行准确分析，将有助于用户避免因对产品功耗或冷却系统进行过度或不足设计而造成问题。Xilinx 功耗估计器 (XPE) 是一个基于电子数据表的工具，旨在帮助用户进行功耗估算。 发布时间: 2013 年 8 月 |
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IP 核定制和实例化 了解如何用 IP 核目录在项目中进行 IP 定制、添加和实例化。重点特性具体包括：启动 IP 核目录、搜索和选择 IP、定制 IP、为设计添加 IP、在项目中实例化 IP、创建独立的 IP 项目并生成网表。 发布时间：2012 年 7 月 |
I/O引脚规划
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I/O 规划概览 学习如何在 Vivado Design Suite 中使用互动 I/O 引脚规划和器件探索功能。具体的 I/O 规划特性包括：用于在设计中创建、配置、分配和管理 I/O 端口和时钟逻辑对象的集成设计环境 (IDE)。教程介绍了如何在设计流程的不同阶段（包括 RTL 前、RTL 和综合后）进行 I/O 规划。为 PCB 设计人员介绍常规的 I/O 布置方法以及 DRC 验证和输出格式问题。 发布时间： 2012 年 9 月 |
设计的综合与实现
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设计的综合 概括了解综合流程及其在整个 RTL 到比特流过程中的位置。介绍如何设置综合，如何管理源文件、综合与项目选项，如何运行综合，以及如何检查结果。 发布时间：2012 年 7 月 |
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Adv使用 Vivado 的高级综合 了解如何在您的设计中识别时序瓶颈。在综合层分析设计是快速提升性能的有效方法。Vivado 能让您通过时序报告、延迟直方图和原理图了解最关键的路径。都有能力互相交叉探测。 发布时间: 2013 年 4 月 |
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使用 Vivado 进行功耗优化 了解在 FPGA 中影响功耗的因素，以及 Vivado 如何为您的设计最小化功耗并着重一些高级控制和最佳方法用于最有效地利用 Vivado 功耗优化。 发布日期: 2012 年 12 月 |
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Vivado 综合中的编译单元 了解编译单元，以及 Vivado 如何组织这些编译单元，用于混合 Verilog 和 SystemVerilog 项目。编译单元影响用户定义范围，还限制编译指令范围。Vivado 可让您通过 file_type 属性把所有文件放于单个编译单元。 发布时间: 2013 年 8 月 |
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设计的实现 概括了解实现流程及其在整体 RTL 到比特流过程中的位置。介绍如何设置实现策略，如何运行实现过程，如何检查结果，并对实现命令和选项进行描述。 发布时间：2012 年 7 月 |
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使用设计检查点 了解什么是设计检查点，了解它们的重要性，以及如何使用设计检查点。介绍如何读写检查点，如何与项目互动，并包含一个应用检查点的脚本实例。 发布时间：2012 年 7 月 |
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运行的创建和管理 了解如何在 Vivado Design Suite 中对综合与实施运行进行创建、配置、启动、监控和管理。重点特性具体包括：运行配置和定制策略创建、启动运行、监控运行和设计状态、创建多个运行、分析运行结果。 发布时间：2012 年 7 月 |
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消息、报告和日志文件概览 了解 Vivado Design Suite 生成的消息、报告和日志文件。重点特性具体包括：消息的位置和生成的类型、交叉回探源文件、常用报告命令概览、生成的日志和记录文件。 发布时间: 2012 年 8 月 |
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在 Vivado 中使用增量实现 - v2013.1 Vivado 增量流程让您可以从一个设计运行到下一个设计重用物理数据，节省运行时间，提升可预测性。了解如何使用带有项目和 Tcl 脚本的增量检查点。 发布时间: 2013 年 4 月 |
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Vivado 实现指令和战略 - v2013.1 了解如何访问全新布局布线算法，您可以在默认值不符合设计目标时尝试该算法。本课程包含了全新命令指令和构建于这些指令之上的全新预封装战略。 发布时间: 2013 年 4 月 |
设计分析
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逻辑仿真 了解如何使用 vivado 仿真器，如何配置仿真设置以及如何运行波形查看器。 发布时间：2012 年 10 月 |
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在 Vivado 中使用 Cadence IES 运行仿真 了解如何在 Vivado 中使用 Cadence Incisive Enterprise (IES) simulator 运行仿真。我们将演示如何编译仿真库、为 IP 或整个项目生成仿真脚本，然后运行仿真。 发布时间：2013 年 10 月 |
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在 Vivado 中使用 Cadence IES 仿真 MicroBlaze 设计 了解如何在 Vivado 中使用 Cadence IES simulator 为 MicroBlaze IPI 设计运行仿真。我们将演示如何编译仿真库、为 IP 或整个项目生成仿真脚本，然后运行仿真。 发布时间: 2014 年 4 月 |
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在 Vivado 中使用 Synopsys VCS 运行仿真 了解如何在 Vivado 中使用 Synopsys VCS simulator 运行仿真。我们将演示如何编译仿真库、为 IP 或整个项目生成仿真脚本，然后运行仿真。 发布时间：2013 年 10 月 |
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在 Vivado 中使用 Synopsys VCS 仿真 Zynq BFM 设计 了解如何在 Vivado 中使用 Synopsys VCS simulator 为 ZYNQ BFM IPI 设计运行仿真。我们将演示如何编译仿真库、为 IP 或整个项目生成仿真脚本，然后运行仿真。 发布时间：2014 年 2 月 |
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在 Vivado 中使用 Synopsys VCS 仿真 MicroBlaze 设计 了解如何在 Vivado 中使用 Synopsys VCS simulator 为 MicroBlaze IPI 设计运行仿真。我们将演示如何编译仿真库、为 IP 或整个项目生成仿真脚本，然后运行仿真。 发布时间：2014 年 2 月 |
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了解 Vivado 消息传送功能 了解如何利用 Vivado 的消息功能，以更快调试设计。我们将简单介绍IDE中的信息标签、演示重要信息的全新扩展描述和分辨率字段、交叉探测设计目标、调整消息严重程度以及提供抑制消息的功能。 发布时间: 2013 年 8 月 |
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使用面向多 Sim 组合的 Vivado Logic Simulator 了解如何在 Vivado 集成设计环境使用多仿真组合，让您可以同时调试子模块和完整设计。 发布时间：2012 年 10 月 |
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使用 Vivado 进行功耗估计和分析 了解 Vivado 如何帮助您估计设计中的功耗，并研究获得精确评估的最佳方法。 发布日期: 2012 年 12 月 |
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Vivado 中的 ModelSIM 仿真 了解如何编译仿真库，设置仿真源，并运行仿真。 发布日期: 2012 年 12 月 |
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在 Vivado 中运行设计规则检查 (DRCs) 了解 DRC 的定义、使用方法建议、以及如何在 Vivado 中有效使用设计规则检查，以识别和解决关键错误和警告。 发布时间: 2013 年 3 月 |
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Vivado 设计方法 DRC 简介 了解 Vivado 2013.3 中推出的全新 DRC，如何检测设计约束中的问题，如何识别性能瓶颈和 methodology_checks / timing_checks 的命令使用。 发布日期: 2013 年 12 月 |
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分析实现结果 了解如何在实现完成后分析设计。这包括分析预配置报告以及用 Vivado IDE 分析结果。 发布时间：2012 年 7 月 |
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时序分析控制 了解时序分析的高级控制，包括命令 config_timing_corners （允许控制使用哪些边角用于设置和保持分析），以及命令 config_timing_analysis （允许控制时序分析器的默认行为）。 发布日期: 2012 年 12 月 |
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交叉时钟域检查 - CDC 分析 学习如何利用 XDC 时序约束编辑器管理时序约束，并了解编辑器功能，学习编辑器的使用实例。 发布时间：2012 年 10 月 |
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分析 Vivado 中的器件资源统计信息 随着器件复杂程度的增加，设计资源测量变得越来越复杂。了解哪个器件资源对监视器重要，以及如何分析使用报告。 发布时间: 2013 年 8 月 |
