DSP布局布线之后没有输出

[xxLiu]

工程中的某个DSP slice综合之后仿真是正常的（第一张图），但是布局布线之后的仿真，DSP的P输出就是XXXX了（第二张图），请问这是怎么回事？

   

[yangc]

布局布线后该DSP还存在吗？有没有被优化掉

[xxLiu]

还在的，没有被优化掉，而且这还导致最终的输出数据一直都是XXXX

[yangc]

如果DSP有时钟输入的话，那么复位逻辑是如何进行的？

[viviany]

这是post-implementation functional仿真还是timing仿真

[xxLiu]

是timing仿真，vivado版本是2018.2的，异步复位，复位信号一直是0，这是这个DSP48E1的属性：

  

[viviany]

用post-implementation functional仿真试试，如果是好的，那就是跟timing有关

[xxLiu]

谢谢您的回复！post-implementation functional仿真有输出，并且结果是对的。请问这样的话，是时序约束的问题吗？这个DSP slice应该没有做pipeline，只是当作逻辑电路来使用的，如果只是时序问题的话，应该只是输出会有较大的延时吧？但是输出数据应该还是有的吧？我不明白为什么这里连数据都没有。还有一个问题，post-implementation functional simulation 和 post-synthesis timing simulation 以及 post-implementation timing simulation的区别是什么呢？

[viviany]

如果时序不满足，在仿真里就是X，因为在实际电路里，时序不满足那么输出值是不确定的，而不是延后一段时间输出。

functional simulation是不带有时序信息的仿真，假设时序都满足，只仿真功能。

综合后timing仿真和implementation后timing仿真就是流程中不同节点的时序仿真。综合后时序仿真不精确的，时序数据是估算的，不大有指导意义。

你的DSP可能时序问题比较严重，建议你用report_timing_summary看一下时序报告