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charschu
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Registered: ‎08-08-2019

ZCU102 PSDMA FCI如何使用?

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Hi  Xilinx experts:

            最近在使用zcu102 PS侧的 GDMA , 读写PL的FIFO ,就是PL侧例化2个FIFO,一个用于读一个用于写。

            UG1085文档了解到不是很清楚,FCI如何使用,总结俩个问题如下,望不吝赐教:

            1. PS侧我只用一个通道DMA channel0,是不是只需要在每次start dma之前,将FCI 控制器 EN 和SIDE 这俩个bit使能就行了吧?还需要注意什么操作么?

             2.PL 侧 FCI接口的cvld ,cack   是不是控制数据从FIFO 读数据, tvld,Tack 是不是控制往FIFO中写数据?这里没太明白文档里面如何使用?

 

谢谢!

B.R.

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charschu
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Registered: ‎08-08-2019

         补充说明一下, 上面描述有点问题:

         GDMA  俩个通道,channel 0  用于PL  FIFO0  read,channel1 用于 FIFO 1 write,  使能ZYNQ FCI ,cack cvald 链接FIFO0 监控FIFO0状态; tack tvald 链接FIFO1 监控FIFO1状态。

         每次start  DMA 传输时候,都回重新ennable FCI-chan0  attach to  FIFO0 (SRC) , FCI -chan1 attach to FIFO1(DST )。

          但是如果不是能 CHANNEL  FCI 去监控FIFO状态,DMA  rw fifo  正常,但是使能FCI  就会DMA 不工作,是不是我们FCI 理解的使用的不对?

         附件是vivado  连接图。

          所以还需要xilinx  experts help to  slove   how use the  DMA FCI  to controll PL slave  FIFO,

thank you very much!

 

B.R.

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charschu
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Registered: ‎08-08-2019

         补充说明一下, 上面描述有点问题:

         GDMA  俩个通道,channel 0  用于PL  FIFO0  read,channel1 用于 FIFO 1 write,  使能ZYNQ FCI ,cack cvald 链接FIFO0 监控FIFO0状态; tack tvald 链接FIFO1 监控FIFO1状态。

         每次start  DMA 传输时候,都回重新ennable FCI-chan0  attach to  FIFO0 (SRC) , FCI -chan1 attach to FIFO1(DST )。

          但是如果不是能 CHANNEL  FCI 去监控FIFO状态,DMA  rw fifo  正常,但是使能FCI  就会DMA 不工作,是不是我们FCI 理解的使用的不对?

         附件是vivado  连接图。

          所以还需要xilinx  experts help to  slove   how use the  DMA FCI  to controll PL slave  FIFO,

thank you very much!

 

B.R.

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